Wat ass den Ënnerscheed tëscht CISC a RISC?


beäntweren 1:

RISC ass meeschtens e "Last Memory" fir / aus Registere. Allgemeng gi dräi Registere benotzt, z.B. B. AD R1 = R2 + R3 ADD, laden a späicheren kann oder eng Ausnahm sinn, mat nëmmen zwee Registere déi an enger Uweisung benotzt ginn.

Allgemeng erméiglecht de CISC d'Berechnung mat Wäerter aus Erënnerungsadressen ouni se als éischt an de Registre anzeginn. Et kéint och méi (komplex) Adressmodi hunn, déi een oder méi Registere fir d'Adressgeneratioun erlaben.

CISC ass meeschtens eng Zwee-Operand, z.B. B. ADD huet déiselwecht Register (oder Erënnerungsadress) fir d'Destinatioun benotzt, awer och d'selwecht fir eng vun de Quellen.

Dëst war e groussen Deal, an RISC gouf hardwired an CISC huet Microcode benotzt.

D'Mikroarchitektur fir CISC, op d'mannst x86 (wann net all CISC benotzt gëtt, wat heescht datt IBM Mainframes déi eenzeg aner iwwerliewend CISC sinn; Mikrokontroller kënnen eng Ausnahm sinn), trennt Instruktiounen a Mikroops (Mikro / RISC-ähnlech Operatiounen) déi Bestellunge kënne baussent dem Zäitplang geplangt sinn - anescht wéi déi ursprénglech Mikrocode.

RISC ka souguer dëst maachen, z.B. B. méi nei ARM (ufanks net), sou datt d'Ënnerscheeder méi kleng si wéi virdrun.

D'Original ARM hat keng Instruktiounen iwwer d'Integer Divisioun, well et ze komplex war, geschwënn Floating Point. Elo ass d'reduzéiert [Komplexitéit] fir R am RISC manner ugewandt, well Buedempunkt ass iergendwéi komplex an all wichteg RISC CPUs ënnerstëtzen souguer bis Quadratwurzel an Trigonometrie Uweisungen.


beäntweren 2:

CISC ass optiméiert fir sou vill wéi méiglech Aarbecht aus enger gewëssener Kommandogréisst ze maachen. Dëst ass well d'CPUe kee Moment e Cache hunn an d'Instruktioune aus dem Gedächtnis liesen e puer Zyklen daueren. Dofir war eng komplex Ausso mat ville Statusännerungen kee Problem soulaang et kompakt war.

RISC ass fir CPUe optimiséiert, déi * e * Kommando Cache hunn an de Knascht veränneren: Cache kënnen Iech einfach 64 an 128 Datebits pro Zyklus ubidden - soulaang se ausgeriicht sinn. Op eemol kënnt Dir 1 oder souguer 2 Aussoen pro Zyklus lafen soulaang et keng Ofhängegkeet gëtt, sou propper Aussoen, déi nëmmen eng eenzeg Ännerung vun engem Status verursaache vill méi séier.


beäntweren 3:

CISC ass optiméiert fir sou vill wéi méiglech Aarbecht aus enger gewëssener Kommandogréisst ze maachen. Dëst ass well d'CPUe kee Moment e Cache hunn an d'Instruktioune aus dem Gedächtnis liesen e puer Zyklen daueren. Dofir war eng komplex Ausso mat ville Statusännerungen kee Problem soulaang et kompakt war.

RISC ass fir CPUe optimiséiert, déi * e * Kommando Cache hunn an de Knascht veränneren: Cache kënnen Iech einfach 64 an 128 Datebits pro Zyklus ubidden - soulaang se ausgeriicht sinn. Op eemol kënnt Dir 1 oder souguer 2 Aussoen pro Zyklus lafen soulaang et keng Ofhängegkeet gëtt, sou propper Aussoen, déi nëmmen eng eenzeg Ännerung vun engem Status verursaache vill méi séier.